Служба новостей IDG, Сан-Франциско

Intel объявила о внесении ряда изменений в стратегию дальнейшего развития серверных процессоров

Представители Intel объявили о внесении изменений в стратегию развития своих серверных процессоров. Выпуск первого двухъядерного процессора Itanium 2 откладывается, а будущая версия многоядерного процессора Xeon будет построена на основе новой архитектуры, которая исключит потери производительности, обусловленные совместным использованием межкомпонентных соединений с чипсетом.

По словам пресс-атташе Intel Скотта Маклафлина, производство двухъядерного варианта процессора Itanium 2 в промышленных масштабах начнется не раньше середины следующего года. Первоначально планировалось наладить массовые поставки в первой его половине. Опытные партии процессоров уже сейчас отгружаются клиентам, но перед началом широкомасштабного производства руководство Intel приняло решение внести в конструкцию процессора некоторые изменения, с тем чтобы обеспечить его соответствие корпоративному стандарту «готовой продукции». Более подробно описать характер предполагаемых изменений Маклафлин отказался.

В продукте с кодовым наименованием Montecito больше не планируется реализовывать средства поддержки сложной технологии управления энергопотреблением Foxton, а внешняя шина, связывающая процессор с памятью (шина FSB), будет работать на частоте 533 МГц, а не 667 МГц, как предполагалось ранее.

Intel отказалась и от проекта Whitefield, предусматривавшего налаживание выпуска многоядерных процессоров Xeon для серверов, включающих в свой состав четыре и более процессоров. Эти чипы заменят новым процессором Tigerton, который появится в 2007 году. В них будет применяться высокопроизводительная технология межкомпонентных соединений, которая позволит напрямую подключать к чипсету каждый из процессоров. Существующие чипы Xeon, устанавливаемые в многопроцессорные серверы, для получения доступа к памяти системы или устройствам ввода/вывода должны делить друг с другом шину FSB. Именно этот компонент, по мнению аналитиков, представляет собой узкое место, которое является основной причиной различий в производительности между серверными процессорами Intel и AMD Opteron.

Архитектура следующего поколения процессоров фактически скопирует архитектуру Tigerton. В ее основу будут положены решения, направленные на снижение энергопотребления. Сегодня они находят применение в процессорах Pentium M.

В Intel не раскрывают детали подключения процессоров Tigerton к серверному чипсету. Неизвестно, будут ли при этом использоваться интегрированные контроллеры памяти и систем ввода/вывода или же речь пойдет о технологии межкомпонентных соединений следующего поколения.

Платформа Caneland, объединяющая процессоры Tigerton и связанный с ними чипсет, так и не обеспечит конструктивную совместимость с процессорами Xeon и Itanium на уровне разъемов. В Intel намерены подготовить чипсет, который подойдет либо для Xeon, либо для Itanium. Это поможет снизить стоимость разработки. Совместимость такого рода планируется обеспечить с появлением в 2008 году чипа Tukwila — многоядерной версии Itanium 2.

«В Intel рассчитывали продемонстрировать конструкцию интегрированного контроллера памяти одновременно с объявлением о достижении интероперабельности между Itanium и Xeon, — полагает главный аналитик компании Insight 64 Натан Бруквуд. — Пресс-служба Intel никогда официально не подтверждала существование таких планов, но тем не менее мы не раз слышали заявления о необходимости создания интегрированных контроллеров памяти в будущем».

Интегрированный контроллер памяти, представляющий собой набор системной логики для координирования обмена информацией между процессором и памятью, размещается непосредственно внутри чипа. Это позволяет ему работать со скоростью процессора, повышая таким образом общую производительность системы. Поскольку инженеры Intel собираются внести существенные изменения в конструкцию как процессоров, так и чипсетов с целью унификации чипсета для процессоров Xeon и Itanium, логично было бы предположить, что вместе с этим компания представит и интегрированный контроллер памяти.

«Что касается Opteron, здесь присутствуют как прямые соединения, так и интегрированный контроллер памяти, — отметил ведущий аналитик компании Mercury Research Дин Маккзррон. — Размещение контроллера памяти на чипсете упрощает инженерам Intel адаптацию к появлению новых стандартов памяти, поскольку изменить конструкцию чипсета гораздо легче, чем конструкцию процессора».

«Одна из причин согласования сроков появления общей архитектуры, а вместе с ней и предполагаемого интегрированного контроллера памяти, возможно, заключается в том, что Intel планирует увеличить объем кэш-памяти будущих процессоров, — полагает Маккэррон. — В кэш-памяти часто используемые данные хранятся в непосредственной близи от процессора, а доступ к ним осуществляется гораздо быстрее по сравнению с доступом к информации, которая находится в микросхемах основной памяти».

Сочетание увеличенного объема кэш-памяти с прямыми каналами связи между процессорами Tigerton и чипсетом может привести к значительному увеличению производительности серверов, построенных на базе процессоров Intel. Правда, с уверенностью говорить об этом пока слишком рано, поскольку до появления даже опытных образцов еще очень далеко.

Поделитесь материалом с коллегами и друзьями