Стремясь сохранить лидерство в области производительности DSP, компания Texas Instruments (TI) для производства ядра процессора, выполняющего операции с плавающей запятой, применяет 0,18-микронную технологию изготовления микросхем, что, как утверждают представители компании, позволит обеспечить скорость вычислений 1 млрд. операций с плавающей запятой в секунду, то есть в десять раз больше, чем у современных DSP-процессоров. По утвержению руководства компании, меньше чем через три года производительность должна достичь 3 млрд. плавающих операций в секунду.

Hебольшая компания Billions of Operations Per Second (BOPS) на прошедшем Микропроцессорном форуме представила масштабируемую архитектуру, получившую название ManArray, которая должна обеспечить скорость 51,2 млрд. операций в секунду (bops). По словам Джеральда Печанека, создателя ManArray, эта архитектура масштабируется с однопроцессорной конфигурации, поддерживающей скорость 1,2 bops, до массива процессоров, работающего со скоростью 51,2 bops. Первой реализацией этой архитектуры, созданной компанией BOPS, является массив Kitty Hawk, имеющий пиковую производительность 12,8 bops. Эта система рассчитана на работу с графикой, голосовой почтой, распознаванием речи и обработкой изображений.

Hовое процессорное ядро TI будет поддерживать 32-разрядное семейство DSP-процессоров TMS320C67x, ориентированное на выполнение операций с плавающей запятой. Hовые DSP-процессоры могут обеспечить выполнение операций со скоростью 1 GFLOPS при тактовой частоте 167 МГц. К концу нынешнего десятилетия компания планирует утроить их производительность.

Необычайно высокий уровень производительности позволит резко снизить число используемых системных микросхем - в ряде устройств с десяти DSP до одного процессора TMS320C67x. Первые устройства с TMS320C67x, созданные с помощью технологии Timeline на 0,18 мкм компании TI, должны появиться во второй половине 1998 года.

Поделитесь материалом с коллегами и друзьями